摘要：本文介绍了一种基于IEEE1149．1标准的JTAGIP核的设计与实现，采用可综合的VerilogHDL进行描述，按设计流程进行仿真验证，并进行了系统综合验证，验证结果证实了设计的可行性。同时，根据基于JTAG标准的可测试性设计（DFT，Design For Test）的特点，提出一种优化JTAG结构的改进方案。

关键词：jtag dft verilog hdc 

单位：北方工业大学信息工程学院微电子中心 北京100041 北京自动测试技术研究所 北京100088