摘要：大数乘法是全同态加密算法中一个不可或缺的单元模块,也是其中耗时最多的模块,设计一个性能优良的大数乘法器有助于推进全同态加密的实用化进程。针对SSA大数乘法器的实现需求,该文采用可综合Verilog HDL语言完成了一个16×24 bit有限域FFT算法的FPGA设计,通过构建树型大数求和单元和并行化处理方法有效提高了FFT算法的速度。与VIM编译环境下的系统级仿真结果比较,验证了有限域FFT算法FPGA设计的正确性。

关键词：全同态加密 大数乘法 有限域快速傅里叶变换 现场可编程门阵列 

单位：南通大学电子信息学院; 南通226019; 江苏省专用集成电路设计重点实验室; 南通226019