摘要：本文给出了一个布线后减小串扰噪声的算法。该算法通过调整逻辑门和互连线的尺寸有效地减小了串扰噪声，在减小噪声的同时约束电路的最大延时，使得在串扰噪声和时序都满足约束的条件下最小化芯片面积。算法保证了改变逻辑门和线网尺寸不会破坏电路的时序约束。实验结果证明，本算法有效地减小了串扰。此算法不需回到布线阶段来优化串扰，减少了设计迭代次数，加快了设计收敛时间。

关键词：门尺寸 连线尺寸 拉格朗日松弛法 减小串扰 

单位：中国科学院自动化研究所国家专用集成电路设计工程研究中心; 北京100080; 巧技科技有限公司; 加利福尼亚桑尼维尔94085