摘要：受浮点操作的长流水线延迟及FPG上RAM端口数目的限制，传统H可处理器的吞吐率通常只能达到每周期输出一个复数结果。本文用FPGA设计并实现了一种高吞吐率的IEEE754标准单精度浮点FFT处理器，通过改进蝶形计算单元的结构并重新组织FPG上RAM的访问，该处理器每周期平均可输出约两个复数计算结果，吞吐率约为传统FFT处理器吞吐率的两倍。对于1024点FFT变换，可在（512＋10）＊10=5220周期内完成。

关键词：fpga fft蝶形单元 3输入浮点加法器 

单位：国防科技大学计算机学院 湖南长沙410073