摘要:锁相环(PLL)是高性能SOC中必不可少的器件,为芯片提供系统时钟。提出了一款面向高性能SOC应用的高精度全数字锁相环结构,并采用了全新的高精度时间数字转换器(TDC)结构提高鉴相精度,降低TDC的相位噪声,改善了锁相环抖动性能。在先进工艺下完全采用数字标准单元实现了此全数字锁相环系统,解决了模拟电路中无源器件面积过大、抗噪声能力不强以及工艺移植性差等瓶颈问题。该系统最高频率可达到2.6 GHz,抖动性能小于2 ps。
关键词:全数字锁相环 低抖动 时间数字转换器
单位:上海高性能集成电路设计中心; 上海210000
注:因版权方要求,不能公开全文,如需全文,请咨询杂志社