摘要：本文介绍了在某微处理器研制中设计的一种地址生成单元的加法电路。为提高地址转换速度，其进位电路中采用了动态门和多米诺逻辑。结果表明，在1．8v、0．18μm工艺下进行电路模拟，进行一次加法进位传递的时间为466ps。

关键词：地址生成单元 并行加法器 

单位：北京理工大学珠海学院; 广东珠海519085; 国防科技大学计算机学院; 湖南长沙410073