摘要：针对许多应用系统对FIFO深度不断增长的需求与SRAM技术较低的存储密度之间的矛盾，提出了设计一套使用DDR2存储器，且在FPGA上实现FIFO访问控制的解决方案。设计了一个具有较低访问延迟的DDR2控制器自行实现DDR2存储器所需的自刷新、访存调度、地址译码等操作，通过并发访问和时钟同步，提供了与典型同步FIFO存储器兼容的访问接口。重点研究DDR2标准中用于支持并行访问和信号传输的若干特性，并给出了一种低访问延迟的DDR2控制器状态机表示。所设计的FIFO接口能够支持并行数据读写，具有固定的访问周期。研究和测试结果表明，FIFO接口完全屏蔽了DDR2复杂的内部时序，能提供较高的访问速率，且深度可配置。

关键词：先进先出 ddr2 状态机 现场可编程门阵列 

单位：浙江工业大学机械工程学院 浙江杭州310014