摘要：本文介绍了一种基于可重构技术的高速并行数据采集系统的设计方案及实现方法。系统每个采集通道由一组A/D和双端RAM组成,多个采集通道模块组成多通道全并行采集系统;采用Altera公司的现场可编程门阵列（FPGA）EP1C6-8和软核CPU为数据处理与控制核心,异步双端RAM为数据缓冲区,USB控制器为CY7C68013。采集系统使数据采集、数据处理、数据传输并行执行,同时系统具有较强的容错能力。本文描述了设计方案的硬件和软件实现,实验表明系统具有高速、实时、能耗低、容错强等特点。

关键词：可重构 fpga 功耗 数据采集 

单位：杭州电子科技大学计算机系 浙江杭州310018 南昌铁路局向塘机务段 江西南昌330200