摘要：本文在深入分析K-means算法计算特征的基础上，基于FPGA平台提出并实现了一种细粒度的并行浮点K-means算法。设计采用了阵列多PE并行处理的任务划分策略，实现了处理单元间的负载平衡，采用数据驱动的流水线隐藏片外存储访问，设计了一种基于脉动阵列结构的主从多PE并行计算阵列，并在单片FPGA（xC5VLX330）上成功集成了4个PE。实验结果表明，我们提出的K-means算法加速器结构具备良好的可扩展性。通过实验测试，我们的实现方案相对于Pentium42．66GHz单处理器程序达到了15倍的加速比。

关键词：fpga 硬件加速器 浮点实现 

单位：国防科技大学计算机学院 湖南长沙410073 装甲兵工程学院 北京100072