摘要：以减少系统芯片（SOC）测试时问为目标．研究了基于内嵌芯核分簇的并行测试结构配置与规划问题。以求解多处理器规划问题为模型，分析了并行测试层次型SOC多芯核的规划，重点研究了最小化测试时间目标下多芯核最优分簇问题。以ITC2002 SOC Benchmark为实验对象。示例了芯核分簇的规划结果。该方法可用于SOC并行测试流程控制及SOC的可测性设计。

关键词：内嵌芯核 测试规划 扫描测试 可测性设计 

单位：电子科技大学自动化工程学院计算机辅助测试研究室; 成都610054